专利名称 | 一种乘累加器及累加输出方法 | ||
申请号 | CN201811314546.9 | 申请日 | |
公开(公告)号 | CN109634556A | 公开(公告)日 | |
申请(专利权)人 | 海南大学 | 发明人 | 刘大可; 苗志东; 杨兵强 |
专利来源 | 国家知识产权局 | 转化方式 | 委托人转化 |
摘要 |
本发明实施例提供了一种乘累加器,包括:M级运算列,每一级运算列中包括若干个寄存器;其中,第一级运算列由N个乘法运算单元组成,每个乘法运算单元连接一个寄存器;第二级至第M‑1级运算列由加法运算单元组成,每个加法运算单元连接一个寄存器,第i级的加法运算单元数量为第M级运算列由个多路选择器以及N个寄存器组成,第j个多路选择器包括k+1‑b个输入端口,输入端口分别连接第二级到第k+2‑b级中第j个加法运算单元所连接的寄存器。本发明实施例提供的一种乘累加器及累加输出方法,既可以实现时间维度对乘法运算单元输出的累加,又可以对多路乘法运算单元输出进行分组累加,提高了乘累加器的灵活度,满足多种运算形式对乘累加器的需求。 |
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